Seminar OpenTitan – Earl Grey Hardwarearchitektur und IP-Blöcke

Earl Grey ist als eigenständiger sicherer Mikrocontroller aufgebaut. Seine Sicherheit entsteht nicht durch einen einzelnen Kryptoblock, sondern durch die abgestimmte Zusammenarbeit von Rechenwerk, Speicher, Lebenszyklus, Entropie, Alerts, Boot-Firmware und physischen Schutzmechanismen.

Das Seminar analysiert die Top-Level-Struktur blockweise und verbindet sie anschließend wieder zu durchgängigen Sicherheitsflüssen. Konfiguration, Abhängigkeiten und Diagnosepunkte werden aus Sicht von Architektur, RTL, Firmware und Verifikation betrachtet.

Inhaltsübersicht

• Seminarziel
• Zielgruppe
• Voraussetzungen
• Lernziele
• Seminarinhalte
  • Top-Level-Struktur und Domänen
  • Ibex, Bus und Adressraum
  • Speicher, OTP und Flash
  • Kryptografie und Entropie
  • Lifecycle, Alerts und Eskalation
  • Peripherie, Pinmux und Systemdienste
  • Durchgängige Sicherheitsflüsse
• Praxisübungen

Seminarziel

Die Earl-Grey-Hardware soll bis auf IP- und Schnittstellenebene analysiert, in Sicherheitsdomänen gegliedert und für Integration, Firmwarezugriff, Verifikation und Fehlerdiagnose dokumentiert werden können.

Zielgruppe

Hardware- und SoC-Architekten, RTL-Entwickler, Embedded-Security-Teams, Firmwareentwickler mit Hardwarebezug, Verifikationsingenieure und technische Integratoren.

Voraussetzungen

Kenntnisse digitaler Hardware, Mikrocontrollerarchitekturen, Speicherabbildung und Buskommunikation. OpenTitan-Grundlagen werden vorausgesetzt.

Lernziele

• Earl-Grey-Top-Level und zentrale IP-Blöcke sicher zuordnen
• Daten-, Steuer-, Entropie- und Eskalationspfade nachvollziehen
• Speicher- und Lebenszyklusabhängigkeiten erklären
• Firmwarezugriffe und Hardware-Schutzmechanismen verbinden
• Integrations- und Verifikationsrisiken auf Top-Level-Ebene erkennen

Seminarinhalte

Schritt 1: Top-Level-Struktur und Domänen

1. Prozessordomäne, Peripheriedomäne und Always-on-Funktionen im Blockbild trennen
2. Clock-, Reset- und Powerdomänen den IP-Blöcken zuordnen
3. Externe Pins, Debugpfade und Hostschnittstellen als Systemgrenze erfassen
4. Sicherheitskritische Abhängigkeiten und Single Points of Failure markieren

Schritt 2: Ibex, Bus und Adressraum

1. Ibex-Kern, Interruptpfad und Speicherzugriffe in den Systemfluss einordnen
2. TL-UL-Hosts, Devices, Crossbars und Protokollschutz erfassen
3. Adressräume, Registerfenster und Speicherbereiche konsistent dokumentieren
4. Busfehler, Integritätsfehler und unzulässige Zugriffe bis zur Alertreaktion verfolgen

Schritt 3: Speicher, OTP und Flash

1. ROM, SRAM, Embedded Flash und OTP nach Schutzfunktion unterscheiden
2. Scrambling, Integrität, Lesesperren und Schreibsperren konzeptionell zuordnen
3. OTP-Partitionen mit Lifecycle, Root Keys und Konfiguration verbinden
4. Initialisierung, Konsistenzprüfung und Fehlerreaktionen beim Power-up analysieren

Schritt 4: Kryptografie und Entropie

1. AES, HMAC, KMAC und OTBN nach Datenpfad und Firmwarezugriff einordnen
2. Key-Sideloading und Softwarezugriff auf Schlüssel voneinander trennen
3. Entropy Source, CSRNG und EDN als Versorgungskette für Hardwareverbraucher modellieren
4. Health Tests, Wiederanlauf und Entropiefehler in die Systemreaktion aufnehmen

Schritt 5: Lifecycle, Alerts und Eskalation

1. Life-Cycle-Controller und redundante Zustandskodierung in den Gerätebetrieb einordnen
2. Alert Handler, Klassen, Eskalationsstufen und lokale Reaktionen verbinden
3. Secret Wipe, terminale Zustände und virtuelle Scrap-Reaktion nachvollziehen
4. Debug-, Test- und RMA-Funktionen nach Lifecycle-Zustand bewerten

Schritt 6: Peripherie, Pinmux und Systemdienste

1. Kommunikationsperipherie, GPIO, Timer und Systemcontroller strukturieren
2. Pinmux, Strap-Sampling und TAP-Isolation im Startablauf verorten
3. Power-, Reset- und Clock-Manager mit Sleep, Wakeup und Fehlerfällen verbinden
4. Firmware-DIFs und Testzugriffe den jeweiligen Hardwarefunktionen zuordnen

Schritt 7: Durchgängige Sicherheitsflüsse

1. Secure Boot vom Reset bis zur Owner-Firmware als Hardwarefluss nachzeichnen
2. Schlüsselableitung und Sideloading bis zum Kryptoblock verfolgen
3. Alert- und Eskalationskette von einer IP-Störung bis zur Systemreaktion analysieren
4. Attestierungs- und Provisionierungsdaten den beteiligten Speicher- und Kontrollblöcken zuordnen

Praxisübungen

1. Earl-Grey-Blockbild mit Clock-, Reset-, Entropie- und Eskalationspfaden annotieren
2. Einen TL-UL-Zugriff vom Ibex-Kern bis zu einem Kryptoblock nachvollziehen
3. Power-up-Reihenfolge von OTP, Lifecycle, ROM-Check und CPU-Freigabe modellieren
4. Eine Security-Flow-Analyse für Key Sideloading oder Alert Escalation durchführen