Seminar OpenTitan – Design Verification mit UVM und DVSim

Die Verifikation sicherheitskritischer Hardware muss funktionale Korrektheit, Fehlerfälle und gezielte Sicherheitsgegenmaßnahmen gemeinsam abdecken. OpenTitan verbindet dafür wiederverwendbare UVM-Komponenten, dokumentierte Testpläne, Assertions, Coverage und einheitliche Toolabläufe.

Das Seminar entwickelt schrittweise eine IP-bezogene Verifikationsumgebung. Von der Teststrategie über Agents und Scoreboards bis zu Regression, Coverage Closure und Countermeasure-Tests entsteht ein reproduzierbarer Arbeitsablauf.

Inhaltsübersicht

• Seminarziel
• Zielgruppe
• Voraussetzungen
• Lernziele
• Seminarinhalte
  • Verifikationsstrategie und Testplan
  • CIP-Testbench und UVM-Struktur
  • Stimulus, Referenzmodell und Scoreboard
  • Assertions und formale Ergänzungen
  • Functional Coverage und Closure
  • Security-Countermeasure-Verifikation
  • DVSim, Regression und Debug
  • Freigabe und Review
• Praxisübungen

Seminarziel

Eine OpenTitan-konforme DV-Umgebung soll geplant, implementiert, mit DVSim betrieben und anhand von Coverage, Assertions und Security-Countermeasure-Tests bis zu belastbaren Freigabekriterien geführt werden können.

Zielgruppe

Design-Verification-Ingenieure, SystemVerilog- und UVM-Entwickler, RTL-Designer mit Verifikationsaufgaben, Security-Verification-Spezialisten und technische Leads.

Voraussetzungen

Gute SystemVerilog-Kenntnisse, praktische UVM-Grundlagen, Verständnis digitaler RTL-Entwürfe und sicherer Umgang mit Linux, Git und Kommandozeile.

Lernziele

• OpenTitan-DV-Methodik und CIP-Bibliotheken anwenden
• Testbench-Architektur mit Agents, Registermodell und Scoreboard aufbauen
• Tests, Sequenzen, Assertions und Coverage zielgerichtet entwickeln
• DVSim-Konfigurationen und Regressionen reproduzierbar betreiben
• Sicherheitsgegenmaßnahmen durch negative Tests und Fehler-Injektion verifizieren

Seminarinhalte

Schritt 1: Verifikationsstrategie und Testplan

1. Designspezifikation, Sicherheitsgegenmaßnahmen und Schnittstellen in prüfbare Features zerlegen
2. Normal-, Grenz-, Fehler- und Missbrauchsfälle in einem HJSON-Testplan erfassen
3. Prüfmethode, Coverage-Ziel und erwartete Referenz je Feature festlegen
4. Abhängigkeiten zwischen Block-, Top-Level- und Softwaretests markieren

Schritt 2: CIP-Testbench und UVM-Struktur

1. Basisumgebung, Konfiguration, virtuelle Sequenzen und Environment-Hierarchie anlegen
2. TL-UL-, Interrupt-, Alert-, Clock- und Reset-Agents passend instanziieren
3. Registermodell und CSR-Hilfsfunktionen in Tests integrieren
4. Wiederverwendbare Komponenten von IP-spezifischer Logik trennen

Schritt 3: Stimulus, Referenzmodell und Scoreboard

1. Sequenzen für reguläre Transaktionen und kontrollierte Protokollfehler entwickeln
2. Referenzmodell für Datenpfad, Zustandsübergänge und Fehlerreaktionen definieren
3. Monitorinformationen im Scoreboard zeitlich korrekt zusammenführen
4. Reset, Backpressure, Timeouts und parallele Ereignisse deterministisch prüfen

Schritt 4: Assertions und formale Ergänzungen

1. Protokoll-, Zustands- und Integritätseigenschaften als Assertions formulieren
2. TL-UL-Protokollchecker und Designannahmen in die Umgebung einbinden
3. Formale Prüfungen für ausgewählte Invarianten und Erreichbarkeiten abgrenzen
4. Assertion-Fehler nach Ursache, Testlücke und Designfehler klassifizieren

Schritt 5: Functional Coverage und Closure

1. Covergroups aus Testplanmerkmalen und Konfigurationsräumen ableiten
2. Cross-Coverage für Modi, Fehlerquellen und Zustände gezielt begrenzen
3. Coverage-Lücken mit Tests, Constraints oder Designanalyse schließen
4. Nicht erreichbare Punkte nachvollziehbar waiven und dokumentieren

Schritt 6: Security-Countermeasure-Verifikation

1. Busintegrität, Shadowed CSRs, REGWEN und Mehrbit-Codierungen gezielt stören
2. Sparse-FSM-, Alert- und Eskalationsreaktionen durch Fehler-Injektion prüfen
3. Secret-Wipe- und Sideloading-Eigenschaften ohne Offenlegung geheimer Werte verifizieren
4. Gegenmaßnahmen an Spezifikations- und Implementierungsnachweise zurückbinden

Schritt 7: DVSim, Regression und Debug

1. DUT-, Test- und Toolkonfigurationen in HJSON strukturieren
2. Smoke-, Nightly- und gezielte Regressionsläufe mit Seeds und Wiederholbarkeit betreiben
3. Logs, Waves, Coverage-Daten und Failure Buckets systematisch auswerten
4. Ressourcen, Parallelität, Zeitlimits und Artefaktaufbewahrung für CI festlegen

Schritt 8: Freigabe und Review

1. Testplanfortschritt, offene Defekte und Coverage-Risiken in einem Review zusammenführen
2. Security- und funktionale Sign-off-Kriterien getrennt bewerten
3. Regressionsergebnisse gegen bekannte Flakes und Infrastrukturfehler absichern
4. Reproduzierbare Freigabeartefakte und Verantwortlichkeiten definieren

Praxisübungen

1. Eine CIP-basierte UVM-Umgebung für einen vereinfachten TL-UL-Peripherieblock aufsetzen
2. Sequenz, Monitor und Scoreboard für Normal- und Fehlertransaktionen ergänzen
3. Security-Countermeasure-Test mit gezielter Register- oder Zustandsstörung implementieren
4. DVSim-Smoke- und Regressionskonfiguration ausführen und Fehler systematisch klassifizieren
5. Coverage-Report prüfen und einen Closure-Plan erstellen