Seminar PikeOS Multi-Core und Interferenzmanagement

Dieses Einzelseminar vermittelt die Analyse und Begrenzung zeitlicher Interferenzen auf Multi-Core-Plattformen mit gemeinsam genutzten Cache-, Speicher- und I/O-Ressourcen. Die Inhalte sind auf technische Umsetzbarkeit, nachvollziehbare Konfiguration und einen kontrollierten Betrieb ausgerichtet. Theorie, Demonstrationen und Laboraufgaben greifen unmittelbar ineinander.

Jeder Arbeitsschritt beginnt mit einer fachlichen Entscheidung, wird anschließend in CODEO oder am Zielsystem umgesetzt und endet mit einer prüfbaren Kontrolle. Dadurch entsteht kein reines Produktwissen, sondern ein belastbarer Arbeitsablauf für Entwicklung, Integration, Prüfung und Betrieb.

Inhaltsübersicht

  1. Multi-Core-Architektur und Ressourcentopologie
  2. Interferenzquellen und Störlasten
  3. Cache Coloring und Bandbreitensteuerung
  4. Affinitäten, Scheduling und Lastverteilung
  5. Messung und Timing-Verifikation
  6. Multi-Core-Messkampagne und Nachweisstruktur

Zielgruppe

Echtzeit- und Performance-Ingenieure, Plattformarchitekten, Systemintegratoren, Safety-Verantwortliche und Hardware-nahe Entwickler.

Voraussetzungen

Sehr gute Kenntnisse in Echtzeitsystemen und Prozessorarchitektur sowie praktische PikeOS- und Trace-Erfahrung.

Lernziele

  • Multi-Core-Ressourcentopologie und mögliche Interferenzpfade erfassen.
  • Reproduzierbare CPU-, Cache-, Speicher- und I/O-Störlasten erzeugen.
  • Cache Coloring, Bandbreitensteuerung und Affinitäten zielgerichtet einsetzen.
  • Kritische Latenzen und Jitter unter Normal- und Störlast messen.
  • Eine dokumentierte Messkampagne mit Akzeptanzgrenzen und Reserven durchführen.

Seminarinhalte

Multi-Core-Architektur und Ressourcentopologie

  1. Schritt 1: Kerne, Cluster, Caches, Speichercontroller und I/O-Ressourcen kartieren.
  2. Schritt 2: Partitionen und Threads nach Kritikalität, Last und Datenlokalität zuordnen.
  3. Schritt 3: Gemeinsam genutzte Ressourcen und mögliche Interferenzpfade identifizieren.
  4. Schritt 4: Eine messbare Hypothese für zulässige Störbeeinflussung formulieren.

Interferenzquellen und Störlasten

  1. Schritt 1: CPU-, Cache-, Speicher-, Bus- und I/O-Interferenz getrennt charakterisieren.
  2. Schritt 2: Gezielte Störlasten mit kontrollierter Intensität erzeugen.
  3. Schritt 3: Auswirkungen auf Latenz, Jitter und Durchsatz kritischer Aufgaben messen.
  4. Schritt 4: Messrauschen von reproduzierbarer Kopplung unterscheiden.

Cache Coloring und Bandbreitensteuerung

  1. Schritt 1: Cacheaufbau und Zuordnung physischer Seiten nachvollziehen.
  2. Schritt 2: Cache Coloring nach Schutz- und Leistungsvorgaben planen.
  3. Schritt 3: Bandbreitenbegrenzungen für gemeinsam genutzte Ressourcen konfigurieren.
  4. Schritt 4: Wirkung und Nebenwirkungen mit identischen Lastprofilen vergleichen.

Affinitäten, Scheduling und Lastverteilung

  1. Schritt 1: Kernbindungen für Partitionen, Threads und Interrupts konsistent festlegen.
  2. Schritt 2: Migration und gemeinsame Warteschlangen auf ihre zeitliche Wirkung prüfen.
  3. Schritt 3: Lastspitzen und degradierte Modi in die Zuordnung einbeziehen.
  4. Schritt 4: Eine robuste Zuordnung gegen alternative Varianten messen.

Messung und Timing-Verifikation

  1. Schritt 1: Messpunkte und repräsentative Lastprofile definieren.
  2. Schritt 2: Trace- und Laufzeitdaten über mehrere Zyklen erfassen.
  3. Schritt 3: Worst-Case-nahe Beobachtungen, Jitter und Ausreißer klassifizieren.
  4. Schritt 4: Abweichungen durch Konfigurationsanpassung oder Anforderungsrückkopplung schließen.

Multi-Core-Messkampagne und Nachweisstruktur

  1. Schritt 1: Szenarien, Störlasten, Messpunkte und Akzeptanzgrenzen definieren.
  2. Schritt 2: Messungen automatisiert und über ausreichend viele Wiederholungen durchführen.
  3. Schritt 3: Ausreißer, Trends und Worst-Case-nahe Beobachtungen klassifizieren.
  4. Schritt 4: Konfiguration, Messdaten und Bewertung eindeutig miteinander verknüpfen.

Praxisübungen

  • Kern-, Cache- und Speicherzuordnung einer Beispielplattform kartieren.
  • Störlasten für CPU, Cache und Speicherbandbreite getrennt erzeugen.
  • Affinitäten, Cache Coloring oder Bandbreitenbegrenzung konfigurieren.
  • Messreihe automatisiert ausführen und Worst-Case-nahe Beobachtungen bewerten.

Arbeitsweise

Kurze Fachblöcke werden unmittelbar durch Demonstrationen und geführte Übungen ergänzt. Konfigurationen, Quelltexte, Prüfprotokolle und Checklisten werden in einer konsistenten Laborumgebung geführt. Fehlerbilder werden nicht nur behoben, sondern systematisch eingegrenzt und dokumentiert.

Fachbereichsleitung und Trainerteam

Seminardetails

   
Dauer: 3 Tage ca. 6 h/Tag, Beginn 1. Tag: 10:00 Uhr, weitere Tage 09:00 Uhr
Preis: Öffentlich oder Live Stream: € 1.797 zzgl. MwSt.
Inhaus: € 5.100 zzgl. MwSt.
Teilnehmeranzahl: min. 2 - max. 8
Teilnehmer: Echtzeit- und Performance-Ingenieure, Plattformarchitekten, Systemintegratoren, Safety-Verantwortliche und Hardware-nahe Entwickler
Voraussetzungen: Sehr gute Kenntnisse in Echtzeitsystemen und Prozessorarchitektur sowie praktische PikeOS- und Trace-Erfahrung
Standorte: Stream Live, Inhaus/Firmenseminar, Berlin, Bremen, Darmstadt, Dresden, Erfurt, Essen, Flensburg, Frankfurt, Freiburg, Friedrichshafen, Hamburg, Hamm, Hannover, Jena, Kassel, Köln, Konstanz, Leipzig, Luxemburg, Magdeburg, Mainz, München, Münster, Nürnberg, Paderborn, Potsdam, Regensburg, Rostock, Stuttgart, Trier, Ulm, Wuppertal, Würzburg
Methoden: Vortrag, Demonstrationen, praktische Übungen am System
Seminararten: Öffentlich, Webinar, Inhaus, Workshop - Alle Seminare mit Trainer vor Ort, Webinar nur wenn ausdrücklich gewünscht
Durchführungsgarantie: ja, ab 2 Teilnehmern
Sprache: Deutsch - bei Firmenseminaren ist auch Englisch möglich
Seminarunterlage: Dokumentation auf Datenträger oder als Download
Teilnahmezertifikat: ja, selbstverständlich
Verpflegung: Kalt- / Warmgetränke, Mittagessen (wahlweise vegetarisch)
Support: 3 Anrufe im Seminarpreis enthalten
Barrierefreier Zugang: an den meisten Standorten verfügbar
  Weitere Informationen unter + 49 (221) 74740055

Seminartermine

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