Seminar RA-Sentinel Signalverarbeitung mit FPGA und openOFDM

Die Erkennungsqualität von RA-Sentinel hängt wesentlich von der Struktur und Effizienz des FPGA-Empfangspfads ab. Dort werden empfangene Signale verarbeitet, relevante Eigenschaften ohne dauerhafte Speicherung extrahiert und für nachgelagerte Klassifikationsschritte bereitgestellt. Das Seminar vermittelt den Aufbau des FPGA-Datenpfads, die Rolle eines openOFDM-nahen Empfangskerns, die Auswahl relevanter Merkmale und die technischen Randbedingungen für Echtzeitverarbeitung in ressourcenbegrenzten FPGA-Umgebungen.

Zielgruppe

Das Seminar richtet sich an FPGA- und DSP-nahe Rollen, die vorhandene Logik verstehen, erweitern, portieren oder für neue Erkennungsansätze vorbereiten müssen. Es eignet sich besonders für Teams mit Fokus auf Prototyping und technische Vertiefung.

Vorkenntnisse

Vorausgesetzt werden praktische Kenntnisse zu Synthese, Simulation, Taktdomänen, Datenpfaden und digitaler Signalverarbeitung. WLAN-spezifisches Vorwissen ist hilfreich, aber nicht zwingend Voraussetzung.

Themenschwerpunkte

  • Aufbau des Empfangspfads von digitalisierten RF-Daten bis zur extrahierten Merkmalsbasis
  • Einordnung openOFDM-naher Bausteine innerhalb einer für RA-Sentinel reduzierten Empfangskette
  • Trennung zwischen Rohdatenverarbeitung, Paketdekodierung, Metadaten und erkennungsrelevanten Merkmalen
  • Ressourcen- und Latenzanforderungen im FPGA bei kontinuierlicher Echtzeitverarbeitung
  • Testbench-Strategien, Stimuli und Validierung synthetischer sowie aufgezeichneter Datenpfade
  • Bedeutung sauberer Schnittstellen, Signalkonventionen und Modulstruktur für spätere Erweiterungen
  • Übergabe relevanter Merkmale an nachgelagerte Klassifikations- und Auswertungslogiken
  • Technische Abgrenzung zwischen prototypischer Demonstration und ausbaufähiger Entwicklungsbasis

Praxisanteil

Praxisphasen behandeln das Lesen und Gliedern des FPGA-Datenpfads, die Definition sinnvoller Testfälle, die Bewertung typischer Ressourcenengpässe und die Planung gezielter Modulanpassungen.

Seminardetails

   
Dauer: 3 Tage ca. 6 h/Tag, Beginn 1. Tag: 10:00 Uhr, weitere Tage 09:00 Uhr
Preis: Öffentlich oder Live Stream: € 1.797 zzgl. MwSt.
Inhaus: € 5.100 zzgl. MwSt.
Teilnehmeranzahl: min. 2 - max. 8
Teilnehmer: FPGA-Entwickler, DSP-Entwickler, technische Forschungs- und Prototypenteams
Voraussetzungen: Sichere Grundlagen in Verilog oder VHDL, Taktdomänen, Simulation und digitaler Signalverarbeitung
Standorte: Stream Live, Inhaus/Firmenseminar, Berlin, Bremen, Darmstadt, Dresden, Erfurt, Essen, Flensburg, Frankfurt, Freiburg, Friedrichshafen, Hamburg, Hamm, Hannover, Jena, Kassel, Köln, Konstanz, Leipzig, Luxemburg, Magdeburg, Mainz, München, Münster, Nürnberg, Paderborn, Potsdam, Regensburg, Rostock, Stuttgart, Trier, Ulm, Wuppertal, Würzburg
Methoden: Vortrag, Demonstrationen, praktische Übungen am System
Seminararten: Öffentlich, Webinar, Inhaus, Workshop - Alle Seminare mit Trainer vor Ort, Webinar nur wenn ausdrücklich gewünscht
Durchführungsgarantie: ja, ab 2 Teilnehmern
Sprache: Deutsch - bei Firmenseminaren ist auch Englisch möglich
Seminarunterlage: Dokumentation auf Datenträger oder als Download
Teilnahmezertifikat: ja, selbstverständlich
Verpflegung: Kalt- / Warmgetränke, Mittagessen (wahlweise vegetarisch)
Support: 3 Anrufe im Seminarpreis enthalten
Barrierefreier Zugang: an den meisten Standorten verfügbar
  Weitere Informationen unter + 49 (221) 74740055

Seminartermine

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Stuttgart 3 Tage
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Trier 3 Tage
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